RS記憶

単純なセット、リセットの論理です。

r と s が共に 1 のときは s を優先して q が 1 になります。 r を優先させるときは r の条件を外側に s の条件を内側にしてください。

logicname sample

{ -------------------------------------- }
{    実効譜                              }
{ -------------------------------------- }
entity rsreg
input  r,s;
output q;
bitr   rq;

   if (s)
      rq = 1;
   else
      if (r)
         rq = 0;
      else
         rq = rq;
      endif
   endif

   q = rq;

ende

{ -------------------------------------- }
{    機能実行譜                          }
{ -------------------------------------- }
entity sim
output s,r;
output q;
bitr   tc[4];

   part rsreg(r,s,q)

   tc=tc+1;

   if (tc==5)  s=1; endif
   if (tc==10) r=1; endif

ende

endlogic

s が 1 のとき q を 1 に r が 1 のときに q を 0 にします。