{ ===================================================== }
{    74LP157                                            }
{ ===================================================== }
logicname 74LP157

{ ----------------------------------------------------- }
{    実効譜                                             }
{ ----------------------------------------------------- }
entity TTL
input  ST;
input  SEL;
input  DA[4],DB[4];
output Y[4];

   if (ST)
      Y=0;
   else
      if (SEL)
         Y=DB;
      else
         Y=DA;
      endif
   endif

ende

{ ----------------------------------------------------- }
{    機能実行譜                                         }
{ ----------------------------------------------------- }
entity sim
output ST;
output SEL;
output DA[4],DB[4];
output Y[4];
bitr   tc[5];
 
   part TTL(ST,SEL,DA,DB,Y)

   tc=tc+1;

   DA=5;
   DB=10;
   if (tc>5) SEL=1; endif
   if (tc>10) ST=1; endif

ende

endlogic