{ ===================================================== }
{    74LP162                                            }
{ ===================================================== }
logicname 74LP162

{ ----------------------------------------------------- }
{    実効譜                                             }
{ ----------------------------------------------------- }
entity TTL
input  CLR;
input  LD;
input  PE,TE;
input  D[4];
output Q[4];
output CO;
bitr   q[4];

   if (!CLR)
      Q=0;
   else
      if (LD)
         if (PE & TE)
            if (q==9)
               q=0;
            else
               q=q+1;
            endif
         else
            q=q;
         endif
      else
         q=D;
      endif
   endif

   if (TE)
      if (q==9) CO=1; endif
   endif

   Q=q;
ende

{ ----------------------------------------------------- }
{    機能実行譜                                         }
{ ----------------------------------------------------- }
entity sim
output CLR;
output LD;
output PE,TE;
output D[4];
output Q[4];
output CO;
bitr   tc[6];

   part TTL(CLR,LD,PE,TE,D,Q,CO)
   
   tc=tc+1;

   if ((tc>3)&(tc<21)) CLR=1; else CLR=0; endif
   if (tc==16) LD=0; else LD=1; endif
   if (tc>19) PE=0; else PE=1; endif
   if (tc==10) TE=0; else TE=1; endif

   D=5;

ende

endlogic