{ ===================================================== }
{    74LP244                                            }
{ ===================================================== }
logicname 74LP244

{ ----------------------------------------------------- }
{    ŽÀŒø•ˆ                                             }
{ ----------------------------------------------------- }
entity TTL
input G1,G2;
input D[8];
inout QA[4],QB[4];
bitn  da[4],db[4];
bitn  nca[4],ncb[4];
bitn  dira,dirb;

   enable(QA,nca,da,dira)
   enable(QB,ncb,db,dirb)

   da=D.0:3;
   db=D.4:7;

   dira=!G1;
   dirb=!G2;

ende

endlogic