{ ===================================================== }
{    74LP30                                             }
{ ===================================================== }
logicname 74LP30

{ ----------------------------------------------------- }
{    実効譜                                             }
{ ----------------------------------------------------- }
entity TTL
input  A[8];
output Y;

   Y = !(A.0 & A.1 & A.2 & A.3 & A.4 & A.5 & A.6 & A.7);

ende

{ ----------------------------------------------------- }
{    機能実行譜                                         }
{ ----------------------------------------------------- }
entity sim
output A[8];
output Y;
bitr   tc[8];

   part TTL(A,Y)

   tc=tc+1;

   A=tc;
ende

endlogic